ELEKTRO INDONESIA - Perancangan unit Scrambler dan Descrambler

Nomor 36, Tahun VII, April 2001

TELEKOMUNIKASI

Perancangan unit Scrambler dan Descrambler

Digital communication basicly designed to flow the bit sequence from the sources or transmitter port to the receiver port, this system theoretically transmitting all the data sequence goes well, but in operational if there is a data bit sequence consisting data bit ‘1’ or ‘0’ in along term, it will made the data bit sequence change and in the next turn the receiver will received false information.

If digital communication system have bit sequence transparency the data sequence can flow without any distortion like we told above; this condition can be made with using ‘scrambler’, with ‘scrambler’ data bit sequence which consisting data bit ‘1’ or ‘0’ in along term can be avoid.

Intisari

Sistem komunikasi biner pada dasarnya dirancang untuk menyalurkan urutan bit dari terminal pemancar (Tx) ke terminal penerima (Rx). Diharapkan dari sistem komunikasi ini dapat menyalurkan semua bentuk urutan data, tetapi dalam kenyataannya ada bentuk-bentuk urutan data yang tidak diinginkan oleh beberapa bagian peralatan tertentu. Misalnya rangkaian ekstraksi pulsa detak (clock recovery) pada sistem akan kehilangan fungsinya bila menerima urutan data “1” atau “0” yang sangat panjang, sehingga pada penerima dapat terjadi pendeteksian yang salah.

Suatu sistem komunikasi biner/data dikatakan memiliki bit sequence transparancy, apabila sistem tersebut mampu untuk menyalurkan semua bentuk urutan bit yang ada. Salah satu cara untuk mewujudkan hal ini adalah dengan menggunakan scrambler (pengacak data) yang akan mencegah bentuk urutan data “1” atau “0” yang panjang.

Pendahuluan

Evolusi perkembangan teknologi komunikasi dapat dipastikan akan menuju ke bentuk ISDN (Integrated Service Digital Network), yaitu segala jenis pelayanan telekomunikasi akan diberikan secara terpadu, dalam arti bahwa dalam satu sistem penyambungan dan transmisi akan dapat disalurkan berbagai macam bentuk sinyal (suara, gambar, data dan sebagainya).

Faktor penunjang untuk pengembangan ke arah itu adalah pertama, karena adanya tuntutan untuk mendapatkan sistem yang ekonomis dan efisien, dan yang kedua adalah akibat dari perkembangan yang sangat pesat di sektor teknologi komponen yang telah memungkinkan pembuatan sistem mampu memiliki keandalan tinggi dan murah.
Unjuk kerja sistem transmisi digital tergantung dari sifat statistik sinyal. Deretan panjang bit “0” atau “1” akan menyebabkan hilangnya sinkronisasi bit, sehingga pada penerima dapat terjadi pendeteksian yang salah. Untuk menghindari hal tersebut, deretan sinyal data masukan bi.asanya diacak terlebih dahulu sehingga deretan panjang bit “0” atau “1” dapat dihilangkan. Proses pengacakan sinyal tersebut dinamakan scrambling, dan rangkaian yang bekerja untuk melakukan hal itu disebut scrambler. Descrambler pada bagian penerima mengembalikan pola deretan sinyal ke bentuk asalnya.

Dikenal dua macam teknik scrambling yaitu scrambling dengan menggunakan deret biner acak semu dan scrambling dengan sinkronisasi sendiri.

Scrambling dengan Deret Biner Acak Semu.

Deret biner acak semu atau pseudo random binary sequence (PRBS) adalah sinyal biner yang memiliki pola tertentu dan periodik tetapi mempunyai sifat sebagai sinyal acak. Deret biner acak semu tersebut dapat dibangkitkan oleh rangkaian shift register yang mempunyai hubungan-hubungan umpan balik ke penjumlah modulo 2 (atau gerbang logika XOR). Sebagai contoh, dalam gambar 1 ditunjukkan pembangkit deret biner acak semu yang menggunakan shift register tiga tahap.

Waktu clock t
tahap 0 1 2 3 4 5 6 7
FF-1 1 0 1 0 0 1 1 1
FF-2 1 1 0 1 0 0 1 1
FF-3 1 1 1 0 1 0 0 1

Tabel 1 : Isi Flip Flop Shift Register Tiga Tahap.

Gambar 1. Shift Register Tiga Tahap

Keadaan awal setiap Flip-Flop (FF) dimisalkan sama dengan “1”. Setiap ada clock, isi FF-1 dan FF-2 berpindah ke FF-2 dan FF-3, keluaran FF-1 dan FF-3 dijumlah modulo 2-kan dan hasilnya diberikan kepada FF-1. Isi shift register akan berubah-ubah terus sesuai dengan clock, tetapi pada clock yang ke tujuh akan kembali ke keadaan awal (t=0), seperti terlihat pada tabel 1 berarti periode deret biner acak semu keluaran shift register adalah tergantung dari banyaknya tahap shift register dan lokasi tap (hubungan) umpan balik yang terdapat di dalam shift register tersebut. Periode deret maksimum yang dapat dihasilkan oleh shift register n-tahap adalah 2n-1 bit. Sebagai contoh, untuk shift register tiga tahap, periode maksimumnya adalah 23–1 = 7, untuk empat tahap adalah 15 bit. Hubungan antara periode maksimum deret biner acak semu dengan banyak tahap shift register dan lokasi tap umpan baliknya ditunjukkan dalam tabel 2 dibawah ini. Banyak tahap shift register yang dipergunakan adalah tergantung dari tingkat keacakan sinyal yang dikehendaki.

Tabel 2 : Periode Maksimum Deret Biner Acak Semu.

Banyak tahap shift register	Lokasi tap umpan balik	Periode deret
3 4 5 6 7 8 9 10 11 12	1,3 1,4 2,5 1,6 1,7 1,6,7,8 4,9 3,10 2,11 2,10,11,12	7 15 31 63 127 255 511 1023 2047 4095

Penggunaan pembangkit deret acak semu sebagai scrambler dan descrambler dalam suatu sistem transmisi digital dapat ditunjukkan seperti gambar 2. Tampak bahwa baik scrambler maupun descrambler menggunakan pembangkit deret biner acak semu yang sama.
Keluaran scrambler ck adalah hasil penjumlahan modulo 2 (XOR) antara sinyal digital masukan ak dengan sinyal biner acak semu bk. Pada penerima (Rx), descrambler menjumlah modulo 2-kan sinyal ( ck )1 yang diterima dengan sinyal biner acak semu bk (sama dengan bk pada scrambler) dan menghasilkan sinyal ( ak )1, yakni merupakan duplikat dari sinyal digital aslinya ak.

Scrambling dengan Sinkronisasi Sendiri

Scrambler dan Descrambler dengan Sinkronisasi sendiri (self synchronizing scrambler-descrambler) diperlihatkan dalam gambar 3. Shift register berfungsi sebagai rangkaian penyimpan (memori) data masukan, jadi bukan sebagai pembangkit deret biner acak semu.

Pengacakan sinyal dilakukan dengan cara penjumlahan modulo-2 dari bit-bit sinyal itu sendiri yang mengalami penundaan (delay) yang berbeda-beda dalam shift register-nya. Dengan demikian, keluaran scrambler sinkronisasi sendiri M-tahap dalam gambar 3 dapat dijabarkan sebagai berikut :

(1)

dimana + dan S menunjukkan operasi penjumlahan modulo-2, dan sp = 1, bila tahap p tertutup, sp = 0 bila tahap p terbuka. Keluaran descrambler sinkronisasi sendiri dapat dinyatakan sebagai berikut :

(2)

Suatu kerugian dari scrambler dan descrambler sinkronisasi sendiri adalah dapat menjalarkan atau memperbanyak kesalahan. Untuk melihat hal ini persamaan 2 dapat kita uraikan menjadi :

(3)

Tampak bahwa bila sebuah bit yang salah diterima oleh descrambler, maka n-buah bit lainnya akan ikut salah pula, bila n-buah adalah jumlah tap umpan balik yang tertutup (terhubung).
Dengan demikian, peluang kesalahan sinyal keluaran descrambler dapat ditulis sebagai berikut :
P_O (e) = ( 1 + n ) P_i (e) (4)
Pi (e) adalah peluang kesalahan sinyal masukan descrambler.
Rangkaian unit codec ini menggunakan scrambler dengan sinkronisasi sendiri untuk menghindari keperluan akan sinkronisasi frame seperti yang terjadi pada scrambler dengan menggunakan deret biner acak semu.

Desain Peralatan

Scrambler

Jenis scrambler yang digunakan disini adalah scrambler dengan sinkronisasi sendiri. Shift register yang digunakan adalah 74LS164 (serial-in-parallel-out). Gambar 4 menunjukkan diagram blok scrambler.

Sebagai penjumlah modulo-2 (XOR) digunakan 74LS86. Disini h1 = h4 = h7 = 0, h6 = 1, sedangkan salah satu dari h0, h2, h3, atau h5 bernilai 1 (dapat dipilih dengan selektor). Persamaan dari scrambler ini menjadi (semua penjumlahan adalah modulo-2/XOR) :

Jika diambil dari h5 = 1 maka out (D) = in (D) D + Q0 D6 + Q0 D7. Karena Q0 = out, maka out (D) = in (D) D / (1 + D6 + D7). Dengan menganggap in (D) D sebagai masukan sebenarnya kedalam scrambler maka untuk 4 posisi selektor yang berbeda diperoleh fungsi-fungsi transfer dari scrambler ini : 1 / (1 + D6 + D7), 1 / (1 + D4 + D7) + 1 / (1 + D3 + D7) + 1 / (1 + D + D7). Fungsi-fungsi transfer ini memiliki bentuk 1 / h(D).

Descrambler.
Gambar 5 menunjukkan diagram blok dari bagian descrambler.

Untuk penjumlah modulo-2 (XOR) digunakan 74LS86. Disini h0 = h2 = h5 = 0, h7 = 1, sedangkan salah satu dari h1, h3, h4 atau h6 bernilai 1. Adapun persamaan descrambler menjadi :

Jika diambil h6 = 1 maka out (D) = in (D) D + Q0 D6 + Q0 D7. Karena Q0 = in (D) D, maka out (D) = in (D) D ( 1 + D6 + D7 ). Dengan menganggap in (D) D sebagai masukan sebenarnya kedalam descrambler, maka untuk empat posisi selektor yang berbeda diperoleh fungsi-fungsi transfer dari descrambler ini : 1 + D6 + D7, 1 + D4 + D7, 1 + D3 + D7 dan 1 + D + D7.
Untuk melihat kerja proses scrambling-descrambling ini, dapat diberikan masukan kedalam scrambler, kemudian keluaran dari scrambler langsung dimasukkan kedalam descrambler. Keluaran dari descrambler kemudian dibandingkan dengan masukan kedalam scrambler. Jika sinyal masukan kedalam scrambler adalah f(D), maka untuk posisi selektor scrambler h5 = 1, diperoleh keluaran dari scrambler :
out (D) = f (D) D / ( 1 + D6 + D7 ).
Keluaran dari scrambler ini kemudian dimasukkan kedalam descrambler, sektor pada descrambler di set pada posisi yang sesuai dengan pada scrambler (dalam hal ini h6 = 1 pada descrambler adalah out (D) = in (D) D ( 1 + D6 + D7). Diperoleh keluaran dari descrambler adalah :
f (D) = f (D) D2 ( 1 + D6 + D7) / ( 1 + D6 + D7 ) = f (D) D2.

Analisa
Pada penelitian ini dicoba untuk dianalisis, jika dimisalkan ada urutan 8 bit data yang menjadi masukan unit codec. Kedua jalur data dianggap identik/sama. Misalkan urutan 8 bit data tersebut adalah 10011110, sehingga LD1 = 10011110 dan LD2 = 10011110. Data LD1 dan LD2 menjadi masukan pada masing-masing scrambler yang berbeda. Misalkan LD1 menjadi masukan scrambler 1 dan LD2 menjadi masukan scrambler 2. Karena kedua masukan scrambler identik dan kedua scrambler-pun (scrambler 1 dan scrambler 2) identik maka keluarannya-pun identik/sama. Pada gambar 4 diperoleh h1 = h4 = h7 = 0, h6 = 1, sedangkan salah satu dari h0, h2, h3, atau h5 bernilai 1. Dalam analisis dicoba diambil h0 = 1, diperoleh hasil seperti pada gambar 6 seperti dibawah ini.

Keluaran gambar 6 dicoba di-loop kembali kemasukan descrambler dengan lokasi tap umpan balik yang menghasilkan fungsi transfer yang berkebalikan seperti yang ditunjukan pada gambar 5. Disini h0 = h2= h5 = 0, h7 = 1 sedangkan salah satu dari h1, h3, h4 atau h6 bernilai 1. Tap umpan balik yang dipilih pada descrambler ini adalah h1 = 1, h3 = h4 = h6 = 0. Dalam analisis diperoleh hasil diagram seperti pada gambar 7 dibawah ini.

Dari hasil penelitian tersebut diperoleh hasil bahwa descrambler menunjukkan invers (kebalikan) dari scrambler.

Kesimpulan

· Komunikasi dengan sistem digital merupakan komunikasi yang andal dan punya masa depan yang cerah, mengingat capability dan reliability dari sistem komunikasi digital ini dalam menyalurkan sinyal informasi (data, Audio dan Video)
· Scrambler dan descrambler dapat direalisasikan dengan beberapa buah komponen diskrit Shift register 74LS164 (serial-in-parallel-out)
· Pada realisasinya perancangan Scrambler dan descrambler ini cukup mudah dan tidak susah terutama dalam hal mendapatkan komponen-komponen penyusun dan pendukungnya.

Referensi

1. Bylanski, P. , Ingram, D., Digital Transmission Systems, Peter Peregrinus Ltd, 1980.
2. DR 240-1800 Radio-Relay Manual, NOKIA.
3. George Kennedy, Electronic Communication Systems, Third Edition, McGraw-Hill International Editions, 1986.
4. Schilling, Taub, Principles of Communication Systems, McGraw-Hill International Editions, 1986.
5. Smith, David R., Digital Transmission Systems, Lifetime Learning Publications, 1985.

I Dewa Putu Hermida dan Pamungkas Daud,
adalah Peneliti pada Puslitbang TELKOMA-LIPI, Jl. Cisitu 21/154 D, Gedung 20, Komplek LIPI Sangkuriang, Bandung – 40135,
putu@telkoma.lipi.go.id, pungkas@telkoma.lipi.go.id